{
    "std": [
        "std",
        "reYIK",
        "module",
        1
    ],
    "glbl": [
        "glbl",
        "WZg7r",
        "module",
        2
    ],
    "...MASTER...": [
        "SIM",
        "amcQw",
        "module",
        4
    ],
    "alu_tb": [
        "alu_tb",
        "EiRPr",
        "module",
        5
    ]
}