{
    "std": [
        "std",
        "reYIK",
        "module",
        1
    ],
    "glbl": [
        "glbl",
        "WZg7r",
        "module",
        2
    ],
    "branch_comp_tb": [
        "branch_comp_tb",
        "AWd5H",
        "module",
        3
    ],
    "...MASTER...": [
        "SIM",
        "amcQw",
        "module",
        4
    ]
}